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基于FPGA 的数字频率计的设计

浏览214次时间：2015年1月09日 14:23

许发翔颜锦陈孟臻刘春群百色学院物电系广西百色 533000

科研项目: 广西高等教育教学改革工程项目(2012JGA209)

【文章摘要】

文章设计制作一款新颖实用的数字频率计。以FPGA 芯片为核心处理器、以数码管作为显示器件、以74HC573 作为显示驱动模块、以74HC138 芯片作为作为动态扫描显示译码电路、以HCF40106 六施密特反相器作为信号整形电路，以按键作为人机交互界面。设计制作数码驱动电路、显示电路、按键电路与信号整形电路等硬件电路；编程实现计数器、测频控制信号发生器、32 位数据锁存器等软件模块。设计实践表明，该数字频率计具有测量既准、又快的优点。

【关键词】

FPGA 最小系统；74HC573 ；Verilog HDL 语言; 频率计

0 前言

随着社会和科技的发展，对信息传输和处理的速度不断提高，固然对信号检测工具的精度也提出新要求。频率是信号检测的重要参数，对其测量精度也提出更高的要求，需要更准确的时频基准和更精密的测量技术。在频率测量的研究上，主要改进、创新测频原理、方法，设计出更精准、更快速、自动进行测量和数据处理的频率计，并向多功能化、小型化、高性价比的方向发展是其主要的发展方向。该频率计满足以上要求，适合EDA 开发者设计和调试使用。

1 系统设计

该数字频率计系统框图如图1 所示。系统硬件部分以Altera 公司生产的CycloneII 系列的EP2C8Q208N FPGA 芯片为控制核心、以74HC573 为显示驱动电路、以74HC138 作为动态扫描显示译码电路、以HCF40106 实现信号整形的功能、以按键作为人机交互界面、以数码管显示测频结果、以计算机作为辅助工具；软件部分以Verilog HDL 语言为硬件描述语言实现测频控制信号发生器、分频器、计数器、32 位数据锁存器、数据编码转换和按键消抖等模块程序的编写。

待测信号从信号整形电路输入，经整形后输出周期矩形脉冲信号，传送至FPGA 中，由测频控制信号发生器发出控制信号，控制计数器计算输入脉冲的个数，计数器每计数一秒（计数时间是由晶体振荡器振荡产生50MHz 的信号经分频后得到1Hz 信号，1Hz 信号经上升沿取反，得到秒脉宽测频控制信号），把计数得到的数据输送至锁存器锁存，从锁存器输出到编码转换器转换成数码管显示的段码信号，送至驱动电路驱动数码管显示测频结果。

2 硬件设计

该数字频率计的硬件系统由FPGA

图2 无线数据传输程序流程图010

电子科技

Electronics Technology

电子制作

最小系统、数码驱动显示电路、信号整形电路、电源电路和按键电路等5 部分组成。

2.1 FPGA 最小系统

FPGA 最小系统是由Altera 公司生产 CycloneII EP2C8Q208N 芯片为核心处理器构成。如图所示，最小系统上有50MHz 的有源晶振，振荡产生的50MHz 信号从FPGA 的PIN23 端口输入，作为程序中的时钟源。A1 至A15 引脚作为数码管的段选控制端，A19 至A23 作为数码管位选控制端，A27 作为被测信号输入端，A31 和A33 作为按键输入端。

2.2 数码管驱动显示电路

测频结果由数码管显示，是由2 个4 位7 段共阴数码管组成， 74HC573 数据锁存器作为驱动电路，它具有8 位数据锁存功能，用其驱动数码管。74HC138 译码器作为位选控制器，实现动态扫描显示测频结果。

如图所示，74HC573 的LE 为锁存控制端，为使能端。当LE 置1，置0 时，段选数据从74HC573 的数据输入端D0-D7 输入，从其输出端Q0-Q7 输出，当输入的数据消失时，输出端数据仍然保持不变，起数据锁存的功能，实现测频结果非计频时间稳定显示的作用。数码管驱动、显示电路硬件连接为：74HC573 的1、10 引脚接地，11、20 引脚接5v 电源，数据输入端D0-D7 与FPGA 最小系统的段选输出端连接，输出端Q0-Q7 与数码管段选连接；74HC138 的6 引脚接5v 电源，4、5 引脚接地，地址输入端A0-A2 与FPGA 最小系统的位选输出端连接，输出端Y0-Y7 与数码管位选端连接，从而实现驱动、显示的功能。

2.3 信号整形、电源、按键电路

系统采用HCF40106 六施密特反相器实现信号整形；由变压器将市电降低为12VAC 信号，经整流桥堆整流、电解电容滤波、7805 稳压后得到5v 的直流电压，为测频系统供电；以按键输入信号及系统中按键消抖程序实现开始、停止、暂停与继续测频的功能。

3 软件设计

该数字频率计的软件模块如图所示，以Verilog HDL 语言编程实现，由测频控制信号发生器TCTLU1、分频器U0、计数器U2 至U9、32 位数据锁存器reg32 U10、数据编码转换seg7 U13 和按键消抖U11 至U12 等模块组成。

由FPGA 软件模块图可知：晶体振荡产生50MHz 的clk 信号，经分频器U0 分频输出1Hz 的newclk 信号，再经测频控制信号发生器TCTLU1 二分频输出秒脉宽周期信号tsten, 并由其控制计数器U2 至U9 计数，在正脉宽测得的数值d[31.0] 在tsten 的下降沿锁存至锁存器reg32 中，由dout[31.0] 输出传送至编码转换seg7U13 中进行数码转换，转换得到的数码传送至外围辅助硬件电路74HC573 和74HC138 中，最终驱动数码管稳定显示出来。其中， U11 至U12 为按键消抖模块。

4 计频效果与改进方案

该数字频率计可测量正弦波、三角波和方波信号。正弦波、三角波信号经六施密特反相器整形后输入FPGA 进行测量。正弦信号频率达到175000Hz 时，整形输出信号幅值开始衰减，因此，只有提高正弦信号幅值才能准确测频，频率越大，整形电路对信号幅值的衰减越大，正弦信号频率达到5MHz 时，其峰峰值要升至9.5v，整形电路输出信号的幅值达到FPGA IO 引脚电压可承受极限值6v，所以该数字频率计正弦信号的测量范围为0-5MHz，误差在0.2% 以内；所具有的三角波信号源输出频率上限为1MHz，所以对三角波信号测频为0-1MHz，三角信号频率到24000Hz 时，整形输出开始衰减，但提高输入电压幅值都在FPGA IO 引脚电压可承受范围内，误差在0.1% 以内；方波信号源输出频率上限为25MHz，所以对方波信号测量范围为0-25MHz。方波信号频率在0-500000Hz 范围里，信号的峰峰值稳定为4.9v，当方波信号超出1MHz，输入信号开始不稳定，待测信号的幅值要随时调整，误差在0.2% 以内。